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电子信息工程专业基础课EDA 技术第五章 Verilog HDL 语言（二）一、 Verilog HDL模型的不同抽象级别 Verilog HDL模型可以是实际电路中不同级别的抽象。 同一个物理电路，可以在不同的层次上用Verilog HDL 语句来描述它。 从行为和功能的角度来描述某一个电路模块——行为模块； 从电路结构的角度来描述该电路模块——结构模块。抽象的级别和它们对应的模块类型有5种：1、系统级2、算法级3、RTL级4、门级5、开关级行为级结构级第五章 Verilog HDL 语言（二）1、 Verilog HDL门级结构描述 用于门级描述关键字包括：not（非门）、and（与门）、nand（与非门）、or（或门）、nor（或非门）、xor（异或门）、xnor（异或非门）、buf（缓冲器）以及bufif1、bufif0、notif1、notif0等各种三态门。门级描述语句格式为<门类型> [<驱动能力> <延时> ]（门实例列表）； nand #10 nd1(a,data,clock,clear);使用了一个名为nd1的与非门,输入为data、clock 、clear 。输出为a，输出与输入的延时为10个时间单位 第五章 Verilog HDL 语言（二） 用门级结构描述D触发器 第五章 Verilog HDL 语言（二）module flop(data,clock,clear,q,qb);input data,clock,clear;output q,qb;nand #10 nd1(a,data,clock,clear), nd2(b,ndata,clock), nd4(d,c,b,clear), nd5(e,c,nclock), nd6(f,d,nclock), nd8(qb,q,f,clear);nand #9 nd3(c