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fpga 设计电子时钟（ 12864 显示）

设计心得：

1，进行分块设计，类似调用函数，脉冲使能

2 ，充分了解 fpga 的并行特性（ c 程序的串行特性，不能并行处理，线性：只有完成了当前

任务，才能进行下一个任务）

设计问题：

1，似乎读有问题，在 char_LR=1 时，写的数据为汉字 （程序中时间没有更改，主要为了调试看波形）

实际板子验证时，将 LCD_clk模块中的分频调为 50 到 100kHz 左右

整体架构 控制时序 时序处理 功能模块

功能模块 非忙应答 初始化 1，液晶上电初始化 2，清屏 写汉字 1，采用绘图模式 2，一次一个汉字 3，位置，编码编号 写字符 1，采用 CDRAM 模式 2，一次一个字符 3，位置 绘图 1，采用绘图模式 2，大小可变（库编码内存不变） 3，位置，长宽

液晶初始化时序

parameter Idle =8'b0000_0001, Basic_com =8'b0000_0010, //basic instruction:0x30 Disp_set =8'b0000_0100, //set show curse bling DDRAM_clear =8'b0000_1000, //colunm address X Wait_clear =8'b0001_0000, Point_set =8'b0010_0000, Show_on =8'b0100_0000, Stop =8'b1000_0000;

写字符的时序

由于字符属于半宽字形，且 DDRAM 形式下，每行只有 8 个地址，而字符可以写 16 个，因此用下面三个来表

示写的地址：

input [1:0] Y, //row 0-3

input [2:0] X, //clunm 0-7