第三章VHDL程序设计3案例.ppt

1、基本门电路;2、编码器 设计一个 8 输入优先级编码器，y0 级别最低，y7 级别最高；输出为3位编码。;方法1：利用 if 多选择语句自顶向下的优先特性;方法2：进程内为顺序语句，最先描述优先级最低， 最后描述优先级最高，可实现优先级编码。;方法3：利用条件赋值语句 ;3、译码器 译码器是编码器的逆过程。如 3-8 译码器：;方法1：使用逻辑左移运算符;方法2：使用process语句 ;方法3：使用 case 语句实现。;10;方法4：使用条件赋值语句;4、加法器 带进位的 4位加法器符号如下???;方法1：用for – loop语句实现 ;方法2：直接使用加法“+”函数：;加法器仿真结果：;5、多路选择器 前面用 if 语句、case 语句、条件赋值语句、选择赋值语句分别描述过4选1选择器。

6、三态门 VHDL语言通过指定大写的Z值表示高阻状态 a : std_logic; a_bus:std_logic_vector(7 downto 0); 指定高阻状态如下： a <= ‘Z’ ; a_bus <= “ZZZZZZZZ” ;;三态门电路描述;三态门仿真结果：;二 时序逻辑电路设计 触发器、寄存器、计数器、分频器、信号发生器等。

一）时序电路特殊信号的描述 时钟信号和复位信号 1、时钟信号描述 常用的描述方式： 1）进程的敏感信号是时钟信号，在进程内 部用if 语句描述时钟的边沿条件。;如： process (clock_signal) begin if (clock_edge_condition) then signal_out <= signal_in ; ┇ 其它时序语句 ┇ end if ; end process ; ;2）在进程中用wait until语句描述时钟信号，此 时进程将没有敏感信号。 如： process begin w