Verilog期末实验报告波形发生器.doc
- 198****9098个人认证 |
- 2021-12-07 发布|
- 458 KB|
- 7页
文档可自由编辑打印
PAGE / NUMPAGES文档可自由编辑打印
文档可自由编辑打印 深 圳 大 学 实 验 报 告
课程名称: Verilog使用及其应用
实验名称: 频率可变的任意波形发生器
学院: 电子科学与技术学院
专业:电子科学与技术 班级:
组号: 指导教师:
报告人: 学号:
实验地点
一、实验目的
应用Verilog进行编写四种波形发生的程序,并结合DE2板与DVCC实验板上的D/A转换器在示波器显示出波形。初步了解Verilog的编程及DE2板的应用,加强对其的实际应用操作能力。
二、实验原理
实验程序分为三部分:
通过计数器实现内置信号分频,并通过外置开关调节频率来控制输出波形的频率。
设定ROM中的数值,将波形数据存储到ROM中。
设定波形选择开关。 总体设计方案及其原理说明:
FPGA
FPGA
图 1-1 系统总体设计方案
DDS是一种把数字信号通过数/模转换器转换成模拟信号的合成技术。它由相位累加器、相幅转换函数表、D/A转换器以及内部时序控制产生器等电路组成。
参考频率f_clk为整个合成器的工作频率,输入的频率字保存在频率寄存器中,经N位相位累加器,累加一次,相位步进增加,经过内部ROM波形表得到相应的幅度值,经过D/A转换和低通滤波器得到合成的波形。p为频率字,即相位增量;参考频率为f_clk;相位累加器的长度为N位,输出频率f_out为:
f_out——输出信号的频率; N————相位累加器的位数;
p———频率控制字(步长); f_clk——基准时钟频率。 图1-2 四种波形单周期的取样示意图
段地址 基地址 D7 D6 D5 D4 D3 D2 D1 D0 00 000 10 00 001 17 00 010 15 00 011 17 00 100 10 00 101 3 00 110 5 00 111 3 01 000 3 01