FPGA期末复习题(答案)知识点+题型.doc
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- 2017-03-23 发布|
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填空题:?
1、?FPGA结构一般分为三部分:可编程逻辑块(CLB)、可编程I/O模块和可编程内部连线。?
?CPLD的内部连线为连续式布线互连结构,任意一对输入、输出端之间的延时是固定?;FPGA的内部连线为分段式布线互连结构,各功能单元间的延时不定(不可预测)。?
?大规模可编程器件主要有CPLD和FPGA两类,其中CPLD通过可编程乘积项逻辑实现其逻辑功能。?基于SRAM的FPGA器件,每次上电后必须进行一次配置。FPGA内部阵列的配置一般采用在电路可重构技术,编程数据保存在静态存储器(SRAM)?,掉电易失。?
?目前世界上有十几家生产CPLD/FPGA的公司,最大的两家是:Altera,Xilinx。
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?硬件描述语言(HDL)是EDA技术的重要组成部分,是电子系统硬件行为描述、结构描述、数据流描述的语言,它的种类很多,如VHDL、Verilog?HDL、AHDL
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6、?WHEN_ELSE条件信号赋值语句?和?IF_ELSE顺序语句的异同:?
???*?WHEN_ELSE条件信号赋值语句中无标点,只有最后有分号;必须成对出现;是并行语句,必须放在结构体中。????*?IF_ELSE顺序语句中有分号;是顺序语句,必须放在进程中
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7、?可编程逻辑器件设计输入有原理图输入、硬件描述语言输入和波形输入三种方式。原理图输入方式是一种最直接的设计描述方式,波形设计输入适用于时序逻辑和有重复性的逻辑函数。?硬件描述语言的突出优点是:?
???*?语言与工艺的无关性;语言的公开可利用性,便于实现大规模系统的设计;?
???*?具有很强逻辑描述和仿真功能,而且输入效率高,在不同设计输入库之间的转换非常方便,用不着对底层的电路和PLD结构的熟悉。
??8、?用VHDL/Veilog?HDL语言开发可编程逻辑电路的完整流程:文本编辑→功能仿真→逻辑综合→布局布线→时序仿真。?